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   基于FPGA的高壓變頻器脈沖信號編碼技術的算法實現

類型：
【軟件】 上傳： 2013-1-16 11:54:56 大小： 111KB
說明： 摘 要：隨著高壓變頻器在工業領域應用的普及，用戶對裝置的運行性能及產品工藝提出了更高的要求。這要求變頻器生產廠家不僅要保證產品質量及運行的穩定性，而且在產品工藝方面做到更加完美。提高產品的工藝性及外觀觀賞性，就應做到保證產品實現同樣的功能，對軟件控制方式實現優化以減少硬件資源投入。本文將通過對脈沖信號編碼技術的詳細分析，來說明高壓變頻器脈沖信號傳輸編碼技術的實現。 　　關鍵詞：高壓變頻器；脈沖編碼技術；FPGA 　　Key words: high-voltage inverter； Pulse Coding； FPGA 　　高壓變頻器正常運行過程中，控制系統和被控制對象需要傳輸線做大量的數據交換，控制信號一般是通過光纖傳輸到被控制的高壓開關器件(如IGBT驅動信號等)，控制信號的種類及功能比較多，如果采用一對一的傳送方式，那么需要大量的光纖作為傳送信號媒介。這樣比較浪費硬件資源，同時對產品的結構及生產工藝提出更高要求。如果對信號進行編碼，通過編碼技術把不同的信號編寫成不同頻段的信號加以區分，通過一根光纖可以發送多種信號，這樣既節省了硬件資源，同時也降低了生產和加工的要求。 　　現國內生產的高壓變頻器大多采用功率單元串聯疊加，VVVF控制方式。這種方式適合于大多數風機及泵類負載，在冶金、水處理及電廠等大多數用戶采用6KV或10KV三相交流異步電動機。高壓變頻器輸出電壓主要包括6KV和10KV兩種。6KV大多采用6單元串聯方式，其拓撲結構如圖1中a)所示A、B、C三相各6個功率單元，每個功率單元輸出電壓為577V，相電壓UAO = UBO = UCO =3464V，線電壓UAB = UBC = UCA =6000V。10KV采用9單元串聯方式。如圖1中b)所示A、B、C三相各9個功率單元，每個功率單元輸出電壓為641V，相電壓UAO = UBO = UCO =5773V，線電壓UAB = UBC = UCA =10000V。 　　高壓變頻器基本工作方式，是由控制單元中的DSP經過復雜數據運算產生一些數據量，這些數據通過總線傳送到FPGA中，由FPGA經過邏輯運算及時序運算產生控制信號，經過編碼后，再進行電光轉換，把電信號轉換成了光信號，通過光纖傳送到功率單元中，功率單元接收到光信號，進行光電轉化，再進行信號解碼，把此信號作為控制信號來控制功率單元工作。 　　信號優先級的選擇主要通過邏輯電路來實現，如圖3所示，在FPGA中利用Altera的quartusII軟件的圖形化的設計方案。輸入信號包括3個gcm_1、gcm_2、gcm_3，輸出信號包括3個gcm_11、gcm_22、gcm_33。此邏輯電路可以實現的功能是，輸出信號gcm_11只要gcm_1高電平有效即滿足條件輸出。輸出信號gcm_22只有gcm_2高電平有效同時滿足gcm_1為低電平才可滿足條件輸出。輸出信號gcm_33只有gcm_3高電平有效同時滿足gcm_1和gcm_2同時為低電平才可滿足條件輸出。因此實現了優先級gcm_1gcm_2gcm_3。 　　信號優先級的選擇仿真波形如圖4所示，從仿真波形可以看出，當輸入信號gcm_1高電平有效，輸出信號gcm_11立刻變為高電平。當輸入信號gcm_2高電平有效，同時gcm_1為低電平，輸出輸出信號gcm_22立刻變為高電平。當輸入信號gcm_3高電平有效，同時gcm_1、gcm_2為低電平，輸出輸出信號gcm_33立刻變為高電平。 　　通過仿真驗證了，此邏輯電路可實現信號優先級的選擇。比如在控制信號中，停止信號優先級就應大于啟動信號，只要發停止信號，系統就執行停機功能。只有當所有條件都具備，啟動才可以執行。 　　3.3 數據信號分頻器的實現 　　在FPGA中利用Altera的quartusII軟件的圖形化設計方案，Verilog HDL語言編寫子程序，如圖5所示gcm_fp為數據信號分頻器程序圖形。數據信號分頻器輸入信號包括時鐘、清零、使能3個，輸出為數據量q[5..0]和脈沖信號d。 　　3.4 延時濾波器的實現 　　延時濾波器輸入信號包括時鐘和使能信號，輸出包括數據量q[5..0]和脈沖信號d。在FPGA中利用Altera的quartusII軟件的圖形化設計方案，Verilog HDL語言編寫子程序，如圖7所示gcm_ys為延時濾波器程序圖形。延時濾波器主要是對控制信號進行濾除毛刺處理，防止干擾信號影響系統工作。 　　如圖8所示，利用ModelSim軟件仿真的延時濾波器仿真波形，當時鐘信號為50ns、ena高電平有效時。輸出的信號d，如果ean由低跳變到高時，先進行濾波再使能，這樣有效濾除因按鍵或系統干擾帶來的毛刺現象。保證系統正常運行。 　　3.5 編碼選通及PWM信號生成 　　高壓變頻器信號編碼機PWM輸出如圖8所示，在FPGA中利用Altera的quartusII軟件的圖形化設計方案，Verilog HDL語言編寫子程序。圖中輸入信號包括時鐘、清零信號、信號1、信號3，輸出信號為pwm01。 　　信號1經過分頻處理變為信號2，當信號3使能，信號2和時鐘同步輸出。信號3經過延時濾波及分頻處理，在和時鐘同步輸出，同時信號3作為信號2的選通使能端。這樣保證他們在不同時鐘輸出，防止信號沖突。 　　如圖9所示，利用ModelSim軟件仿真的編碼選通及PWM信號仿真波形，從波形中看出，當輸入信號3有效后，輸出信號pwm01為輸入信號3經過編碼后的脈沖信號。當輸入信號1有效后，輸出信號pwm01為輸入信號1經過編碼后的脈沖信號。他們在時間上互不影響，脈沖頻率不同，在被控制端進行相應的解碼，即可對輸入信號1和輸入信號3進行執行。[url= http://www.whtlhgdq.com/]串聯諧振[/url] 串聯諧振 [url= http://www.whtlhgdq.com/]直流電阻測試儀[/url] 直流電阻測試儀 [url= http://www.whtlhgdq.com/]電纜故障測試儀[/url] 電纜故障測試儀 [url= http://www.whtlhgdq.com/]繼電保護測試儀[/url] 繼電保護測試儀 [url= http://www.whtlhgdq.com/]開關測試儀[/url] 開關測試儀
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